IC 設計基礎(流程、工藝、版圖、器件)
1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相
關的內容(如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSp、ASIC、FpGA
等的概念)。(仕蘭微面試題目)
2、FpGA 和 ASIC 的概念，他們的區(qū)別。(未知)
答案：FpGA 是可編程 ASIC。
ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據(jù)一個
用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣
列等其它 ASIC(Application Specific IC)相比，它們又具有設計開發(fā)周期短、設計制造成本低、
開發(fā)工具先進、標準產品無需測試、質量穩(wěn)定以及可實時在線檢驗等優(yōu)點
英文全稱為：N-Mental-Oxide-Senmiconductor。
Metal-Oxide-SemIConductor的意思為金屬-氧化物-半導體，而擁有這種結構的晶體管我們稱之為MOS晶體管。
有p型MOS管和N型MOS管之分。由MOS管構成的集成電路稱為MOS集成電路，由NMOS組成的電路就是NMOS集成電路，由pMOS管組成的電路就是pMOS集成電路，由NMOS和pMOS兩種管子組成的互補MOS電路，即CMOS電路
9、What is pC Chipset? (揚智電子筆試) 芯片組(Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為 北橋芯片和南橋芯片。北橋芯片提供對CpU的類型和主頻、內存的類型和最大容量、 ISA/pCI/AGp插槽、ECC糾錯等支持。南橋芯片則提供對KBC(鍵盤控制器)、RTC(實時時 鐘控制器)、USB(通用串行總線)、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACpI(高級 能源管理)等的支持。其中北橋芯片起著主導性的作用，也稱為主橋(Host Bridge)。 除了最通用的南北橋結構外，目前芯片組正向更高級的加速集線架構發(fā)展，Intel的 8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直 接接入主芯片，能夠提供比pCI總線寬一倍的帶寬，達到了266MB/s。
集成電路工藝
integrated circuit technique
把電路所需要的晶體管、二極管、電阻器和電容器等元件用一定工藝方式制作在一小塊硅片、玻璃或陶瓷襯底上，再用適當?shù)墓に囘M行互連，然后封裝在 一個管殼內，使整個電路的體積大大縮小，引出線和焊接點的數(shù)目也大為減少。集成的設想出現(xiàn)在50年代末和60年代初，是采用硅平面技術和薄膜與厚膜技術來 實現(xiàn)的。
電子集成技術按工藝方法分為以硅平面工藝為基礎的單片集成電路、以薄膜技術為基礎的薄膜集成電路和以絲網(wǎng)印刷技術為基礎的厚膜集成電路。
首先我們要了解三極管的基本原理，三極管就是一條電流的通道，有一個電極控制這個通道的通和斷，如果說三極管的基本原理用這樣的比喻比較牽強附會的話，在設計三極管的版圖時，它就非常的確切了，我們先畫一條綠色的線條表示通道，再畫一條橫跨過通道的紅色線條表示控制柵極三極管相當于一條通道，在這條通道上電流出發(fā)的那一端叫做源極，而電流到達的那一端叫做漏極，控制電流通斷的那個電極叫做柵極，那么柵極需要帶上什么樣的 電壓才表示通道導通呢?一般情況下，柵極對源極的電壓為0V時，表示關斷，柵極上帶 0.7V以上的電壓時，表示導通，應該注意柵極電壓是對源極而言的。
上述的 MOS三極管我們叫它 N型 MOS管，對應的，還有一種 p型 MOS 管， p型 MOS管的特性正好完全相反，電流從漏極出發(fā)到達源極，柵極帶上比漏極低于0.7V以下的電壓時， MOS管導通。
什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)
解答：在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
a) 什么是Setup 和Holdup時間?
建立時間(setup time)是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器;保持時間(hold time)是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間， 如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
b) 什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?
信號在FpGA器件內部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數(shù)目有關，同時還受器件的制造工藝、工作電壓、溫度等 條件的影響。信號的高低電平轉換也需要一定的過渡時間。由于存在這兩方面因素，多路信號的電平值發(fā)生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順 序，并不是同時變化,往往會出現(xiàn)一些不正確的尖峰信號，這些尖峰信號稱為"毛刺"。如果一個組合邏輯電路中有"毛刺"出現(xiàn)，就說明該電路存在"冒險"。用 D觸發(fā)器，格雷碼計數(shù)器，同步電路等優(yōu)秀的設計方案可以消除。
c) 請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路?
就是把D觸發(fā)器的輸出端加非門接到D端。
d) 什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求?
將幾個OC門結構與非門輸出并聯(lián)，當每個OC門輸出為高電平時，總輸出才為高，這種連接方式稱為線與。
e) 什么是同步邏輯和異步邏輯?
整個設計中只有一個全局時鐘成為同步邏輯。
多時鐘系統(tǒng)邏輯設計成為異步邏輯。
f) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。
是不是結構圖?
g) 你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?
TTL,cmos，不能直連
LVDS:LVDS(Low Voltage Differential Signal)即低電壓差分信號，LVDS接口又稱RS644總線接口，是20世紀90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術。
ECL：(EmitterCoupled Logic)即射極耦合邏輯，是帶有射隨輸出結構的典型輸入輸出接口電路
CML: CML電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。
[筆試題面試題]